试用一片74LS283型4位二进制加法器,将8421BCD码转换成余三码的代码转换电路。74LS283的简化逻辑图如图所示。
算术逻辑单元(ALU),包括两个累加器和乘法器/加法器单元。
已知一个卷积码编码器由两个串联的寄存器(约束长度3),3个模2加法器和一个转换开关构成。编码器生成序列为g(1)=(1,0,1),g(2)=(1,1,0),g(3)=(1,1,1)。画出它的结构方框图。
计算下列逐位进位加法器的延迟,并指出如何减小加法器的延迟。
题图为一个串行加法器逻辑框图,试作出其状态图和状态表。
同相加法器和同相型运放一样,运放的同相、反相输入端电位几乎等于零。
设计一个简单的两个整数的加法器程序。
同相加法器和同相型运放一样,运放的同相、反相输入端电位几乎等于零。
计算机中的并行加法器至少需要()个全加器。
用74181组成32位全并行加法器,须要()片74181。